ハッシュタグ記事一覧

[FPGA][ALTERA][Quartus] ステートマシンの合成属性について調べてみた

前回はステートマシンのQuartusのオプションについて見たかと思います。今回はソースに埋め込む合成属性？オプション？プラグマ？なんて呼ぶのがメジャーなのかわかりませんが、その書き方について調べてみました。調べたっていうか試行錯誤の結果です

2023/03/19 15:05

[FPGA][ALTERA] ステートマシンの自動エンコード機能

社内FPGA派遣業のお話の続き。今回はステートマシンですソースコードを見てたら、各設計者が一生懸命ステートの値を決めていて、モジュールによってはワンホットだったり、バイナリだったりグレイだったりとそれぞれのようです。書いている人によるポリシ

2023/03/18 00:18

ALTERA Quartus NIOSとVerilogとのコラボシミュレーション

ALTERA FPGAです。Intelのっていうのが未だにしっくりこないALTERAです。先日はツールであるQuartusのインストールというまぁ言ってみれば初心者向けの記事を書きました。初心者向けであれば、VerilogでLチカのようなシ

2022/12/25 11:17

ALETRA FPGAの始め方 QuartusPrimeのインストール

FPGAのお話です今までの部署はXilinxだったんですが、今の部署はAlteraってことで、久しぶりにAlteraに戻ってます。確か12年くらい前のCycloneIIIの時代に某製品用のHD-SDI出力とかを作ってたのが最後だったと記憶し

2022/11/23 14:06

アルテラ教再入信 ECLIPSEは別途インストール必須

Xilinxの時はISEからVivado、その後Vitisとか、ツールは変わるは、バージョンが変わるはで、毎日触ってない自分にはほんとついていくのが大変だったんですが、部署が変わって今度はALTERA教に入信させられました。何を使うっていう

2022/09/16 20:29

2022年にVitis HLSでIP化に失敗する対策

Vitis HLSやVivado HLSで回路を高位合成した後、IPのエクスポート(IP化)でエラーが発生する場合の対処方法。2022年になったことで開発ツール内部でタイムスタンプ数値がオーバーフローするようで、Xilinx公式から修正パッチが公開されています。この記事はそのインストール方法の備忘録です。

2022/04/10 21:38